Джапанките се използват за съхраняване на данни и контрол на потока от информация в компютри и комуникационни устройства. За разлика от тригера, резето може да промени своя изход, когато определен вход е активен. И ключалката, и тригерът са различни. Резето е чувствително към ниво, докато тригерът е чувствителен към ръба.
Можете да сравните резе и тригер, като погледнете как реагират на входния сигнал. Резето променя своя изход според нивото на входния сигнал. Сигналът на входа ще бъде висок или нисък. Тригерът променя своя изход според прехода на входния сигнал. Това означава, че вместо високо и ниско, входният сигнал ще бъде или нарастващ, или спадащ.
Джапанките имат различни типове като SR, JK, D и T Flip-Flop. Тази статия ще обсъди подробно тригера тип D. Можете да проектирате D-тип тригер с помощта на SR тригер. NOT портата трябва да бъде свързана между S и R входовете на D-тип тригер и двата входа са свързани заедно. Можете да използвате D-тип тригер вместо SR тригер, за тази конфигурация се нуждаете само от състояние SET и RESET.
Бърз план:
- Какво е D-тип Flip-Flop?
- D-тип тригерна верига
- Времева диаграма
- Таблица на истината за D-type Flip-Flop
- Конфигурация Master-Slave на D-тип тригер
- Главен-подчинен D-тип тригерна верига
- D-тип тригер за честотно деление
- D Джапанки като ключалки за данни
- Прозрачно ключалка за данни
- D-тип тригерни интегрални схеми
- Заключение
Какво е D-тип Flip-Flop?
D-тип тригер (тригер със закъснение) е елемент на цифрова схема с тактова честота, който има две стабилни състояния. Този тип тригер използва закъснение от един тактов цикъл на своя вход. Благодарение на това можете да свържете множество D-тип джапанки в каскада, за да създадете вериги за забавяне. Джапанките тип D имат различни приложения, особено в цифровите телевизионни системи.
D-тип тригерна верига
Един обикновен тригер тип D съдържа четири входа и два изхода. Тези входове са:
1. Данни
2. Часовник
3. Комплект
4. Нулиране
Двата изхода на D-тип тригер са логически обратни един на друг. Входните данни могат да бъдат логическа 0 (ниско напрежение) или логическа 1 (високо напрежение). Входният сигнал на часовника ще синхронизира тригера с външен сигнал. Двата входа, зададени и нулирани, се поддържат на ниски логически нива. Тригер тип D има две възможни състояния. Когато входът на данните (D) на тригера е 0, той ще нулира тригера и ще доведе до изход 0. Когато входът на данните (D) е 1, той ще настрои тригера и ще доведе до изход от 1.
Важно е да се отбележи, че D-тип тригерът е различен от D-тип ключалка. D-тип резе не изисква часовников сигнал, но D-тип тригер изисква часовников сигнал, за да промени състоянието си.
Можете да конструирате D-тип тригер с чифт SR ключалки. Необходима е и обърната връзка за единичен вход на данни между S и R входовете. Входовете S и R не могат да бъдат едновременно високи или ниски. Един основен акцент на D-тип тригер е, че той може да създаде резе, което може да съхранява и задържа информация за данни. Можете да използвате това свойство на резето на D-тип тригер, за да създадете верига за забавяне и да обработвате данните, когато е необходимо. D-тип тригери се използват главно в честотни делители и ключалки за данни.
Времева диаграма
Нека разбием диаграмата на времето отляво надясно:
- В началото на времевата диаграма, Q първоначално е НИСКО. Когато SET за кратко стане ВИСОКО, Q става ВИСОКА и остава ВИСОКА. От друга страна, когато RESET за кратко стане ВИСОКО, Q става НИСКО и остава НИСКО.
- Промените в DATA от LOW на HIGH не засягат Q . Изходът не реагира на промени в DATA. В нарастващия фронт на първия тактов импулс, тъй като DATA е HIGH, Q става ВИСОКА. Въпреки че ДАННИТЕ моментално се променят обратно на НИСКО и след това обратно на ВИСОКО. Всичко това не оказва влияние върху Q . В нарастващия фронт на втория тактов импулс ДАННИТЕ все още са ВИСОКИ, а Q също остава ВИСОКА.
- Преминавайки към нарастващия фронт на третия тактов импулс, когато DATA е НИСКО, Q става НИСКО. В четвъртия и петия тактов импулс, където ДАННИТЕ остават НИСКИ, Q също остава НИСКО на всеки нарастващ фронт. И накрая, когато дойде нарастващият фронт, ДАННИТЕ са ВИСОКИ и Q също отива на ВИСОКО.
Имайте предвид, че Q̅ винаги е обратното на Q . Входът SET може да направи изхода HIGH по всяко време. По същия начин, можете да използвате входа RESET, за да превърнете изхода в НИСКО ниво, когато пожелаете.
Таблица на истината за D-type Flip-Flop
Характеристиките на тригер тип D могат да бъдат записани с помощта на таблицата на истината за тригер D. В таблицата на истината можем да видим, че имаме един вход, който е D. По същия начин имаме само един изход, който е Q(n+1).
| CLK | д | Q(n+1) | състояние |
| – | 0 | 0 | НУЛИРАНЕ |
| – | 1 | 1 | КОМПЛЕКТ |
В таблицата с характеристиките на D-тип тригер имаме два входа, D и Qn. Таблицата с характеристики има един изход Q(n+1).
От логическата диаграма от тип D можем да заключим, че Qn и Qn’ са два допълващи се изхода. Тези два изхода също действат като входове за Gate 3 и Gate 4. Така че Qn, което е текущото състояние на тригера, ще се счита за вход, а Q(n+1), което е следващото състояние на тригера ще се считат за продукция.
| д | Qn | Q(n+1) |
| 0 | 0 | 0 |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | 1 |
Използвайки таблицата на характеристиките на D-тип джапанки, можем да напишем булевия израз на K-карта от K-карта с 2 променливи.
Конфигурация Master-Slave на D-тип тригер
За да подобрим поведението на D-тип тригер, можем да добавим втори SR тригер в края на изхода на D-тип тригер. Това ще доведе до активиране на допълнителен тактов сигнал от изхода на D-тип тригер. В резултат на това ще се формира Master-Slave D-тип тригер. Когато се появи водещият фронт (от нисък към висок) на тактовия сигнал, входното състояние на главния тригер ще бъде фиксирано. Докато изходът на главния D-тип тригер ще бъде деактивиран.
По същия начин, когато пристигне задният или спадащ ръб (от високо до ниско) на тактовия сигнал, вторият подчинен етап ще бъде активиран. Когато тактовият импулс премине от висок към нисък (по време на отрицателен импулс), изходът се променя. Можете да проектирате джапанките Master-Slave D-тип чрез каскадно свързване на двата ключалки, като и двата имат противоположни фази на часовника.
Главен-подчинен D-тип тригерна верига
И така, от D-тип верига Master-Slave можете да видите как главният тригер зарежда данни от D входа, когато тактовият импулс се повиши във D-type Master-Slave веригата. Това кара главния да се включва. На втория фронт (спадащ фронт) на тактовия импулс подчиненият тригер сега ще зареди данните и ще включи подчинения.
Като цяло тази конфигурация ще доведе до това, че единият тригер винаги е ВКЛЮЧЕН, докато другият е ИЗКЛЮЧЕН. Обърнете внимание, че изходът Q на тази конфигурация на тригер главен-подчинен ще улови само стойността на D, когато се приложи пълен тактов импулсен цикъл. Този пълен цикъл трябва да съдържа както водещ, така и спадащ ръб в конфигурацията 0-1-0.
D-тип тригер за честотно деление
Можете също така да използвате D-тип тригер като верига за делител на честота. Директно свържете изхода Q на D тригера с входа D. Това ще създаде система за обратна връзка със затворен контур. За всеки два цикъла на тактови импулси, бистабилът ще се превключва.
Резето за данни може също да функционира като двоичен делител или честотен делител. Това ще доведе до създаване на верига за брояч деление на 2. Това означава, че изходната честота е наполовина в сравнение с честотата на тактовия импулс.
Включвайки система за обратна връзка около D-тип тригер, вие можете също да създадете различни видове тригерни вериги като T-тип тригери, известни също като Т-тип бистабилни тригери. Този T-тип тригер в двоични броячи може да работи като схема за деление на две, както е илюстрирано по-долу.
От горната форма на вълната можем да заключим, че когато изходът Q е даден като обратна връзка към входния терминал D, честотата на изходните импулси при Q ще бъде точно равна на половината (ƒ/2) от тази на входната тактова честота (ƒ IN ). С други думи, тази схема постига разделяне на честотата чрез разделяне на входната честота на коефициент две. Q отива на 1 веднъж на всеки два такта.
D Джапанки като ключалки за данни
D тригерите заедно с честотното разделяне могат също да действат като ключове за данни. Data Latch е устройство, което работи за запазване или извикване на данните, присъстващи на неговия вход. Всъщност работи като еднобитово устройство с памет. Можете лесно да намерите интегрални схеми като TTL 74LS74 или CMOS 4042 във формат Quad. Тези интегрални схеми са специално проектирани за целите на фиксирането на данни.
За да конструирате 4-битово фиксатор за данни, свържете четирите 1-битови ключалки за данни заедно. Също така се уверете, че входовете на часовника на всички тези 1-битови ключалки за данни са свързани помежду си и синхронизирани. По-долу е дадена 4-битова верига за фиксиране на данни.
Прозрачно ключалка за данни
В електрониката и цифровите схеми ще откриете многобройните приложения на Data Latch. С помощта на Data Latch можете да управлявате буферирането, управлението на входно/изходните портове, двупосочното управление на шина и управлението на дисплея. Той е проектиран по такъв начин, че ви дава много висок изходен импеданс и при двете Q и неговия допълнителен изход Q̅ . Това ще доведе до минимизиране на импедансните ефекти върху свързаните вериги.
През повечето време ще откриете, че единични 1-битови ключалки за данни не се използват често. Наличните в търговската мрежа интегрални схеми интегрират множество отделни ключалки за данни (4, 8, 10, 16 или 32) в един пакет. Пример е 74LS373 Прозрачно резе от осмичен тип D.
Можете да се сетите за 74LS373 като устройство, което има осем Джапанки тип D вътре в него. Всеки тригер има вход за данни д и изход Q . Когато входът на часовника (CLK) е HIGH, изходът на всеки тригер ще съответства на входа на данните. Това означава, че входните данни са прозрачни или видими за изхода. В това отворено състояние пътят от Д вход към Q̅ изходът е прозрачен. Това позволява на данните да преминават безпрепятствено, поради което е дадено името прозрачно резе.
От друга страна, когато часовниковият сигнал е НИСък, резето се затваря. Изходът при Q̅ се фиксира към последната стойност на наличните данни преди промяната на часовниковия сигнал. В този момент, Q̅ вече не се променя в отговор на Д .
D-тип тригерни интегрални схеми
Има различни типове D тригерни интегрални схеми, налични както в TTL, така и в CMOS пакети. 74LS74 е една от често използваните опции, които можете да обмислите. Това е Dual D тригер IC, който съдържа два отделни D-тип бистабила в един чип. Използвайки това, можете да създадете единични или главни-подчинени превключващи джапанки.
Има и някои други D-тип тригерни IC вериги, като тригера 74LS174 HEX D с директен чист вход. Друг D тригер IC е 74LS175 Quad D тригер с допълващи се изходи. Тригерът 74LS273 Octal D-type има общо 8 тригера D-type. Всички тези осем джапанки имат ясен вход. Всички тези входове са свързани в един пакет.
Заключение
D-тип Flip-Flop може да бъде проектиран с помощта на двата SR ключалки, разположени гръб до гръб. Използва се и инвертор между S и R входовете. Това ще изведе един вход D (данни). Можете да добавите втори SR тригер към основен D-тип тригер. Това ще подобри работата на тригера тип D. Можете да свържете този SR тригер към изхода на D-тип тригер. Ще работи само когато часовниковият сигнал е противоположен на оригиналния. Тази конфигурация е известна още като Master-Slave D тригер.
И ключалката тип D, и тригерът тип D са различни. Резето няма часовников сигнал, докато D-тип тригерът съдържа часовников сигнал. D тригерът е устройство, задействано от край. Трансферът на входните данни се контролира с помощта на нарастващия или спадащия фронт на часовника. От друга страна, фиксаторите за данни, като фиксатора за данни и прозрачния фиксатор, са чувствителни към ниво устройства.