Последователна логическа схема
Последователните логически схеми са комбинационни логически схеми с памет. Тези схеми не зависят напълно от входните състояния, за да осигурят изхода. Те са логически схеми с две състояния, което означава, че тези схеми могат да поддържат изхода постоянно при високо „1“ или ниско „0“, дори ако входовете се променят с времето. Изходното състояние може да се променя само чрез прилагане на задействащ импулс в последователни вериги.
Основното представяне на последователната верига е показано по-долу:
Класификации на последователни вериги
Последователните вериги са разделени на базата на техните състояния на задействане, както е споменато по-долу:
- Задвижвани от събития последователни вериги
Те принадлежат към семейство асинхронни последователни логически схеми. Те са без часовник и могат да работят незабавно при получаване на вход. Изходът се променя незабавно с входна комбинация. - Задвижвани от часовник последователни вериги
Те принадлежат към семейство синхронни последователни логически схеми. Тези последователни вериги се управляват от часовник. Това означава, че те изискват часовников сигнал, за да работят с входни комбинации и да произвеждат изход. - Импулсно управлявана последователна верига
Тези последователни вериги могат да бъдат със задвижване на часовник или без часовник. Всъщност те съчетават свойства както на последователни вериги, управлявани от събития, така и на часовник.
Терминът 'синхронен' означава, че часовниковият сигнал може да променя състоянията на последователната верига, без да прилага външен сигнал. Докато в асинхронните вериги е необходим външен входен сигнал за нулиране на веригата.
Терминът „цикличен“ означава, че част от изхода се връща обратно към входа като обратна връзка. „Нецикличното“ обаче е противоположно на цикличното, което означава, че няма пътища за обратна връзка в последователните вериги.
Примери за последователни вериги – ключалки и джапанки
И ключалките, и тригерите са последователни вериги, с определени разлики в техните принципи на работа. Резето не включва часовникови сигнали за състояния на задействане, докато тригерите изискват задействане на часовника, както е показано на фигурата по-долу:
Фигурата по-горе представлява SR резе и SR тригер. Тактовият импулс е показан в случай на тригер по-горе.
SR джапанка
SR тригерът е точно като SR резе, с допълнителна функция за часовник. Тригерът на часовника функционира, за да постави тригера в състояние и тригерът се държи бездействащ при липса на тактов импулс.
Блоковата схема на SR Flip Flop е показана по-долу:
Електрическа схема
SR джапанките са основно съставени от NAND порти, точно като SR резето. Въпреки това, въвеждане на часовник е посочено между първите два NAND порта за посоченото задействане на часовника, както е посочено по-долу:
Таблица на истината
Таблицата на истината, включваща всичките четири възможни входни комбинации на S & R терминали заедно с две изходни състояния, Q & е представен в таблица по-долу:
Входът на часовника се поддържа винаги на E=1, за да се позволи работата на SR тригера. Четирите комбинации от входове и изходи са обсъдени по-долу:
1: Когато S=0, R=1 (задаване):
Изходът Q достига високо състояние, когато S=0 & R=1
2: Когато S=1, R=0 (нулиране):
Изходът Q се превръща в нула, докато изходът Q'=1, когато S=1 & R=0.
3: Когато S=1, R=1 (без промяна):
Изходът остава в предишното си състояние, както е извикан от тригера SR.
4: Когато S=0, R=0 (неопределен):
Изходите са неопределени, тъй като и двата входа са ниски.
Схема на превключване
Диаграмата на превключване на тригера SR може да бъде начертана по-долу за високи и ниски състояния на входове „S“ и „R“ с изходи. Диаграмата на превключване изглежда добре, докато и двете входни състояния не се превърнат в „0“ и изходите станат невалидни. След невалидното състояние тригерът SR става нестабилен, докато един изход може да превключва по-бързо от другия, което води до неопределено поведение.
Видове SR джапанки:
SR джапанките могат да бъдат изградени с помощта на AND, NAND и NOR gate. Подробностите за конфигурацията заедно с таблиците на истината за всеки тип са обсъдени по-долу.
1- Положителен NAND Gate SR тригер
Тригерът с положителен NAND гейт добавя два допълнителни NAND гейта в основния SR тригер. Положителният NAND порт превключва към състояния за настройка и нулиране чрез прилагане на висок вход вместо нисък вход в основния SR тригер. С други думи, въвеждане на „1“ на терминал „S“ ще осигури зададено състояние, докато въвеждане на „1“ на терминал „R“ ще осигури състояние на нулиране.
Освен това, случаят на невалидно състояние сега се появява, когато и двата входа са високи, докато и двата нулеви входа нямат промяна в изходите.
2-NOR Gate SR тригер
SR джапанките също могат да бъдат конструирани с помощта на два NOR порта. Тази конфигурация работи подобно на конфигурацията на положителни NAND гейтове. Състоянието на настройка и нулиране се задейства от висок импулс или „1′ вместо нисък импулс или „0“ в основна конфигурация на SR тригер. Таблицата на истината показва същите изходни състояния като на тригер SR с положителен NAND порт.
3-тактова SR джапанка
Джапанките с тактова честота SR приемат своите входове от две И порти. Един от входовете на портата И е входният сигнал за клемите на тригера SR, докато вторият вход е часовник или активиране. Тактовият импулс играе важна роля в тази конфигурация. Тактовият импулс може да превключва два допълнителни NAND гейта, за да се включат или изключат, както е необходимо, за да се осигури по-добър контрол върху изходното състояние. Когато входът за активиране „EN“ е висок, всички функции на порта NAND осигуряват изход. Когато входът за активиране „EN“ е нисък, двата допълнителни NAND порта се изключват и предишните състояния се извикват от SR тригера.
Приложение – Switch Debounce Circuit
SR джапанките се задействат по ръба и сменят състоянията си доста плавно. Те могат да премахнат подскачането на механичните превключватели. Феноменът на подскачане възниква, когато външният механичен превключвател не задейства изцяло вътрешните контакти и контактите подскачат, преди да бъдат затворени или отворени. Този процес създава масив от нежелани сигнали, които могат неочаквано да задействат логически порти, преди действителните входове да бъдат приложени.
В конфигурацията на превключвателя за премахване на друсане, контактите на механичния превключвател са свързани с клеми за настройка и нулиране на основен SR тригер, както е показано по-долу:
Тъй като SR джапанките се задействат по фронта, началното състояние на входа ще се брои за генериране на изход, независимо от флуктуациите на входа по-късно. Дори ако възникне набор от състояния затворено-отворено поради подскачане на превключвателя, както е показано по-долу, изходът все още трябва да бъде един плавен импулс.
Заключение
Последователните логически схеми се различават от комбинационните схеми на базата на модули памет. Тези логически схеми зависят от миналите входни състояния, както и от настоящите входни състояния. Тези схеми могат да поддържат своите изходни състояния на високи или ниски нива, дори ако входовете се променят с времето. Най-често срещаният пример за последователни логически схеми са SR тригерите. Те са точно като SR ключалка с допълнителни модули памет.